三星zHBM、zNAND-O与BV-NAND三大存储新技术解析

存储技术的又一次跃迁

在AI大模型训练与推理需求爆炸式增长的背景下，存储带宽与容量正成为制约算力发挥的关键瓶颈。近日，三星电子在存储领域一口气推出三项新技术——zHBM、zNAND-O 与 BV-NAND，试图从高带宽内存到闪存存储的多个层面重塑数据中心的存储架构。

这三项技术的命名虽然带有明显的营销色彩，但其背后所指向的技术方向，恰恰反映了当前AI基础设施对存储子系统的迫切需求：更高的带宽、更低的延迟，以及更大的容量密度。

zHBM：面向AI加速器的高带宽内存演进

为什么HBM对AI芯片如此重要

在AI芯片（尤其是GPU与专用加速器）的世界里，HBM（High Bandwidth Memory，高带宽内存）已经成为标配。以英伟达的H100、H200乃至Blackwell系列为代表的AI加速卡，都高度依赖HBM提供的超高内存带宽来喂饱其庞大的计算单元。

HBM的核心技术原理是通过硅通孔（TSV, Through-Silicon Via）技术将多层DRAM芯片垂直堆叠，并通过微凸块（microbump）与底部的逻辑芯片互连。硅通孔技术是实现三维芯片集成的核心工艺——其制造过程包括在硅晶圆上通过深反应离子蚀刻（DRIE）形成高深宽比的通孔，随后通过化学气相沉积（CVD）填充绝缘层和阻挡层，最后电镀填充铜金属形成导电通路。TSV的直径通常在5-10微米之间，间距（pitch）可以做到40-50微米，每个HBM堆栈中包含数千个TSV连接。这一技术的挑战在于铜填充的均匀性、热机械应力管理以及与后续键合工艺的兼容性。

这种架构相比传统GDDR内存，将数据总线宽度从数百位扩展至1024位甚至更宽，从而在较低的时钟频率下实现极高的带宽。例如，HBM3E的单堆栈带宽可达1.18TB/s，而一颗AI加速器通常配备4-6个HBM堆栈。HBM芯片通过2.5D封装技术（使用硅中介层interposer）与GPU/加速器die紧密集成，大幅缩短信号传输距离，降低功耗。这种紧耦合的封装方式也是为什么HBM的良率和散热管理如此具有挑战性——芯片间的热传导路径极短，高功率密度下的温度控制成为关键工程难题。

值得进一步理解的是，HBM之所以能够彻底改变AI加速器的性能天花板，根本原因在于大模型训练和推理中存在严重的"内存墙"问题。以GPT级别的大语言模型为例，其参数量动辄数千亿，即使以FP16精度存储，仅模型权重就需要数百GB的内存空间。更关键的是，Transformer架构中的注意力机制需要对这些参数进行密集的矩阵乘法运算，计算单元的FLOPS（每秒浮点运算次数）再高，如果内存带宽跟不上数据搬运的速度，计算单元就会处于"饥饿"状态——这就是所谓的memory-bound（内存带宽受限）问题。

深入来看，Transformer模型的自注意力（Self-Attention）机制需要计算Query、Key、Value三个矩阵的乘积和Softmax归一化，其计算复杂度与序列长度的平方成正比。对于长序列推理（如128K token的上下文窗口），KV Cache的大小可以达到数十GB甚至上百GB。以一个70B参数的模型为例，每个token在每一层都需要存储Key和Value向量，80层的模型处理128K token序列时，KV Cache可超过160GB。这使得单卡HBM容量不足以容纳完整的KV Cache，推动了向外部低延迟存储卸载的技术需求。

HBM通过将数千根数据线并行排布在极短的物理距离内，从根本上缓解了这一瓶颈。当前HBM4规范正在向更高的堆叠层数（16层甚至更多）和更宽的接口（2048位）演进，单堆栈容量有望达到48GB以上。

zHBM 作为三星在这一领域的新探索，很可能是在现有 HBM3E 与 HBM4 路线之外，针对特定AI工作负载优化的变体。前缀"z"通常暗示着某种垂直堆叠或特殊封装的创新，目标是在带宽、功耗与散热之间找到新的平衡点。

HBM市场竞争格局的暗流

你可能没注意到，HBM市场目前由SK海力士、三星与美光三家瓜分，而SK海力士在英伟达供应链中占据先发优势。三星推出zHBM，某种程度上是希望通过差异化的技术路线，在这场高利润的存储竞赛中扳回一城。对于下游的AI芯片厂商而言，更多的HBM供应选择意味着更强的议价能力与供应链韧性。

从市场数据来看，HBM的供需格局在2024-2025年间处于严重的供不应求状态。SK海力士凭借其在HBM3和HBM3E产品上的领先量产能力，拿下了英伟达约60%以上的HBM订单，利润率远超普通DRAM产品。三星虽然在DRAM总产能上位居全球第一，但在HBM良率和产品认证上一度落后，据报道其部分HBM3E产品未能通过英伟达的严格验证测试。这一局面迫使三星加大研发投入，zHBM可能正是其试图通过架构创新实现"弯道超车"的策略产物——与其在同质化的HBM3E/HBM4路线上追赶，不如开辟面向特定工作负载优化的新产品类别。

zNAND-O：低延迟闪存性能的再突破

从Z-NAND到zNAND-O的技术演进

三星早年曾推出过 Z-NAND 技术，定位为介于DRAM与传统NAND闪存之间的"存储级内存"（Storage Class Memory），主打超低延迟，用于对响应速度极为敏感的场景。此次的 zNAND-O 显然是这一产品线的延续与升级。

存储级内存是一类旨在弥合DRAM和NAND之间数量级性能差距的技术方向。在这一领域，业界此前已有多种尝试：英特尔与美光合作的3D XPoint技术（商品化为Optane），基于相变存储原理，读取延迟约为传统NAND的1/10；三星的Z-NAND则采用SLC（单层单元）模式的3D NAND加上定制控制器固件，将延迟压缩至约3微秒级别。相比之下，普通企业级NVMe SSD的读取延迟通常在70-100微秒，而DRAM的访问延迟在100纳秒以下。

关于3D XPoint的技术原理值得进一步了解：它采用相变材料（如硫族化合物Ge₂Sb₂Te₅）作为存储介质，通过施加不同幅度和持续时间的电脉冲来切换材料在晶态（低阻态，代表"1"）和非晶态（高阻态，代表"0"）之间的相态。与NAND闪存不同，3D XPoint可以按字节寻址且不需要擦除操作即可重写，其写入耐久度比NAND高出约1000倍。然而，3D XPoint的制造成本远高于NAND，且产能始终受限于英特尔与美光的合资工厂，这是其最终退出市场的重要原因之一。随着英特尔在2022年宣布退出Optane业务，这一细分市场出现了明显的供给真空，三星推出zNAND-O正好填补了这一空白。

要理解为什么SLC模式能够大幅降低延迟，需要了解NAND闪存的基本工作原理。NAND存储单元通过浮栅或电荷陷阱层中存储的电荷量来表示数据，读取时需要施加不同的参考电压来判断单元的阈值电压落在哪个区间。SLC每个单元仅存储1比特数据，只需区分"有电荷"和"无电荷"两个状态，判断简单快速；而TLC（三层单元）需要区分8个电压等级、QLC（四层单元）需要区分16个等级，每次读取都需要多次施加不同参考电压并进行精密的模数转换，这显著增加了读取延迟。此外，Z-NAND还通过定制的闪存控制器固件优化了FTL（Flash Translation Layer，闪存转换层）的地址映射和垃圾回收策略，将控制器引入的额外延迟降至最低。

后缀"-O"的具体含义尚待官方进一步披露，但从命名逻辑推测，它可能代表针对特定优化（Optimized）或面向对象存储（Object）等场景的定制版本。在AI推理与向量数据库等应用中，海量小文件的快速随机读取成为常态，这正是低延迟闪存能够发挥价值的地方。

填补DRAM与NAND之间的性能鸿沟

长期以来，计算系统中存在一道明显的"存储鸿沟"：DRAM速度极快但容量有限、成本高昂；而NAND闪存容量大、成本低，但延迟高出几个数量级。zNAND系列产品的意义正在于填补这一鸿沟，为AI工作负载提供一个兼顾速度与容量的中间层。

具体而言，AI工作负载对存储系统的需求可以从训练和推理两个阶段来理解。在训练阶段，模型需要反复读取TB乃至PB级别的数据集，对存储系统的顺序读取带宽和容量提出极高要求；同时，模型检查点（checkpoint）的写入需要高吞吐的突发写入能力。在推理阶段，需求则转向低延迟的随机读取——特别是在检索增强生成（RAG）和向量数据库场景中，系统需要在毫秒级时间内从海量嵌入向量中检索相关上下文。此外，KV Cache（键值缓存）的管理也对内存层级提出了新挑战：大型语言模型在推理时需要维护庞大的注意力缓存，其大小随序列长度线性增长，正在推动业界探索将部分KV Cache卸载到近内存存储层的技术方案。zNAND-O这类低延迟存储产品，正是这些新兴应用场景的理想承载介质。

从系统架构的角度来看，zNAND-O的引入实质上是在传统的"DRAM-SSD"二级存储层次中插入一个新的中间层，形成"DRAM-zNAND-O-NAND SSD"的三级甚至多级存储分层架构。这与计算机体系结构中CPU缓存的多级层次化设计理念一脉相承——通过在不同成本-性能特性的存储介质之间建立数据迁移策略，让热数据尽可能驻留在高性能层级，冷数据下沉至高容量层级，从而在整体系统层面实现最优的性能-成本比。

CXL（Compute Express Link）互联标准的快速普及，正在为这种多层次内存架构提供标准化的接口协议支撑。CXL是一种基于PCIe物理层的开放互联标准，由英特尔主导发起，目前已发展至3.0版本。它定义了三种协议：CXL.io（用于设备发现和配置）、CXL.cache（允许设备缓存主机内存）和CXL.mem（允许主机访问设备内存）。CXL.mem协议使得GPU、加速器和新型存储设备能够以内存语义被CPU直接访问，无需传统的块I/O接口栈，从而将访问延迟从微秒级降低至数百纳秒级。CXL 3.0进一步引入了内存共享和fabric拓扑支持，为构建可组合的分层内存池奠定了基础。这使得zNAND-O等新型存储介质能够更灵活地接入系统内存池，以统一的内存地址空间被应用程序透明访问。

BV-NAND：垂直堆叠技术驱动的容量革命

3D NAND堆叠技术的下一步

BV-NAND 很可能指向"Bonding Vertical NAND"或类似的键合垂直堆叠技术。当前主流的3D NAND通过不断堆叠存储层数来提升容量密度，业界已经进入200层甚至300层以上的竞赛阶段。

然而单纯堆叠层数会带来良率下降、制造复杂度上升等问题。晶圆键合（Wafer Bonding）技术允许将存储阵列与外围控制电路分别制造后再垂直贴合，从而在同样的芯片面积内实现更高的存储密度和更好的性能表现。这被认为是突破传统堆叠工艺物理极限的重要路径。

从工艺原理来看，晶圆键合的核心思想是将不同功能的芯片层分别在独立晶圆上制造，然后通过精密对准和金属-金属或氧化物-氧化物键合将它们垂直堆叠连接。在3D NAND领域，这意味着可以将存储单元阵列（Cell Array）和外围控制电路（CMOS periphery）分别用各自最优的工艺节点制造——存储阵列可以专注于堆叠高度和单元密度，而控制电路可以采用更先进的逻辑工艺节点以提升性能和降低功耗。长江存储的Xtacking架构率先在产业中采用了这一思路，SK海力士和三星也在积极跟进。键合界面的铜-铜连接密度已达到每平方毫米数百万个连接点，这使得存储阵列与逻辑电路之间的数据通路大幅增加，显著提升了I/O性能。BV-NAND正是三星在这一技术方向上的最新产品化尝试。

为了更直观地理解传统3D NAND堆叠面临的工程挑战，可以想象在一个极高的"摩天大楼"中从顶层一直钻孔到地基——这就是蚀刻通道孔（channel hole）的过程。随着层数增加到200层以上，通道孔的深宽比（aspect ratio）已经超过70:1甚至更高，蚀刻工艺需要在数微米深的孔中保持纳米级的圆度和垂直度，任何微小的偏斜都会导致单元间短路或开路故障。

具体来说，对于300层以上的堆叠，通道孔深度可达8-10微米，而孔径仅约100纳米，深宽比超过80:1。蚀刻过程中需要使用含碳氟化合物的等离子体，在如此深的孔中维持底部的蚀刻速率和侧壁的垂直度极为困难——顶部开口处的等离子体密度远高于底部，容易造成"锥形"轮廓。此外，蚀刻副产物在深孔底部难以有效排出，形成微掩膜效应导致孔底粗糙度增加。这些问题直接影响存储单元的电学特性一致性和器件可靠性。

此外，高层数堆叠还带来了严重的机械应力问题——不同材料层的热膨胀系数差异在数百层的累积下可能导致晶圆翘曲（wafer warpage），影响后续光刻工序的对准精度。键合技术通过将堆叠分成两个或多个较矮的"建筑"再上下拼接，有效降低了单次蚀刻的深宽比要求，同时允许在键合前对每一部分进行独立测试和筛选，提升了整体良率。三星的BV-NAND很可能采用了"阵列-阵列"双层堆叠或"阵列-逻辑"混合键合的方案，目标是在不牺牲良率的前提下突破单die 1Tb（太比特）以上的容量门槛。

数据洪流下的大容量SSD需求

随着AI训练数据集规模持续膨胀，数据中心对大容量、高可靠SSD的需求水涨船高。BV-NAND若能在容量密度与成本上取得突破，将直接惠及企业级存储市场，帮助数据中心以更低的每GB成本容纳更多数据。

当前数据中心存储容量增长的驱动力已经从传统的结构化数据转向AI训练所需的非结构化数据。以多模态大模型为例，训练一个前沿的视觉-语言模型可能需要数十PB的图像、视频和文本数据，而这些数据需要在训练集群的本地存储中保持可随时访问的状态。此外，企业级SSD还面临着写入耐久度（endurance）的严峻挑战——AI训练过程中频繁的数据洗牌（shuffle）、预处理缓存和检查点写入，使得SSD在数年生命周期内需要承受远超传统工作负载的写入量。

从TCO（总拥有成本）角度来看，数据中心的总拥有成本计算不仅包括存储设备的采购成本，还涵盖电力消耗、冷却系统、机架空间、运维人力和设备更换周期等因素。对于企业级SSD，每GB的写入成本（cost per GB written）是一个关键TCO指标，它取决于SSD的写入耐久度（通常以DWPD——每日全盘写入次数来衡量）和使用寿命。高容量SSD可以减少数据中心所需的物理硬盘数量，从而降低每机架的功耗和冷却需求。据估计，存储子系统占数据中心总功耗的15-25%，因此存储密度的提升具有显著的节能效果。BV-NAND如果在提升容量的同时能够通过更精细的存储单元管理和磨损均衡算法维持足够的写入寿命，将在TCO层面建立显著优势。

三管齐下的存储战略意图

从整体来看，三星此次同时发布三项技术，并非偶然的产品堆砌，而是一次覆盖存储层级金字塔的系统性布局：

• zHBM 瞄准最顶层的高带宽内存，直接服务于AI加速器的算力需求；
• zNAND-O 填补DRAM与NAND之间的性能鸿沟，优化低延迟场景；
• BV-NAND 夯实底层的大容量存储基础，应对数据洪流。

这一布局清晰地表明，三星意图在AI驱动的存储需求全景中占据主动。在HBM市场一度落后于竞争对手的背景下，三星正试图通过技术创新的组合拳重新确立其在存储领域的领导地位。

从半导体产业竞争的更大视角来看，三星的这一战略也反映了存储厂商角色定位的深刻转变。过去，DRAM和NAND被视为大宗商品（commodity），厂商之间主要通过制程微缩和产能扩张来竞争成本；利润周期性剧烈波动，行业深受"硅周期"（silicon cycle）之苦。而AI时代的到来正在改变这一格局——HBM、低延迟存储和高密度NAND都是高度定制化、与下游芯片设计紧密耦合的差异化产品，其技术壁垒和利润率远高于传统存储。这促使三星从一家"存储制造商"加速转型为"AI基础设施方案提供商"，将存储技术创新与先进封装、系统级优化深度绑定。

存储正在成为AI竞争的新战场

过去几年，AI竞赛的焦点集中在GPU算力上。但随着模型规模逼近硬件极限，业界越来越清楚地意识到：存储的带宽、延迟与容量，同样是决定AI系统整体效能的关键变量。

这一认知转变在系统设计层面已经产生了深远影响。英伟达的Grace Hopper超级芯片通过将CPU与GPU通过NVLink-C2C高速互联来统一内存空间；AMD的MI300X将HBM容量推升至192GB以解决大模型的内存墙问题；谷歌的TPU v5e则在系统层面引入了ICI（Inter-Chip Interconnect）高带宽网络来扩展有效内存池。这些趋势都指向同一个结论：未来的AI芯片设计越来越像是"以存储为中心"的架构，计算单元围绕数据布局来组织，而非传统的"以计算为中心"的范式。在这一趋势下，存储厂商的创新能力将直接影响AI系统的性能上限。

三星此次推出的三项技术，虽然目前公开的技术细节仍然有限，但其战略方向已经足够清晰——存储厂商正从幕后的配角，逐步走向AI基础设施竞争的舞台中央。对于整个行业而言，更多元的技术路线和更激烈的厂商竞争，最终将转化为更强大、更经济的AI算力底座。

核心要点

• 存储瓶颈日益突出：AI大模型的参数规模和数据需求已使存储带宽与容量成为制约系统性能的关键因素，"内存墙"问题在训练和推理两端均显著存在。
• zHBM争夺高带宽内存话语权：三星通过差异化的HBM技术路线，试图在SK海力士主导的AI加速器内存市场中扳回份额，为AI芯片厂商提供更多供应选择。
• zNAND-O填补存储层级空白：在英特尔Optane退出后，低延迟闪存市场存在明显真空，zNAND-O瞄准AI推理、向量数据库和KV Cache卸载等新兴场景。
• BV-NAND突破容量密度极限：晶圆键合技术为3D NAND的持续扩容提供了新路径，通过分离制造和独立测试提升良率，满足AI训练数据爆发式增长的存储需求。
• 存储厂商角色升级：AI时代正将存储从大宗商品推向差异化的高价值产品，存储厂商正加速从制造商向AI基础设施方案提供商转型。