在Verilog中，阻塞赋值（=）在顺序块中按书写顺序立即执行，类似于软件中的变量赋值；非阻塞赋值（<=）则在时间步结束时统一更新，用于描述时序逻辑中的触发器行为；在always @(posedge clk)块中误用阻塞赋值会导致仿真结果与综合后的硬件行为不一致。