RTL
硬件描述的抽象层级，使用Verilog或VHDL等硬件描述语言在寄存器和逻辑门级别描述数字电路的行为与结构，是芯片设计从架构到物理实现的关键中间层
Timeline (last 90 days)
综合（Synthesis）是将RTL代码自动转化为由标准单元库组成的门级网表，由EDA工具完成
RTL（寄存器传输级）是芯片逻辑设计的核心抽象层次，工程师用HDL描述数据在寄存器之间如何流动变换，不涉及具体晶体管实现
RTL代码几乎不会以开源形式公开发布，GitHub上可检索到的高质量RTL语料库极为有限
研究团队设计并对比了四种工作流：直接RTL设计、基于智能体的HLS设计、编译后HLS细化、HLS后RTL细化
研究团队通过引入高层综合（HLS）作为智能体工作层配合RTL级别细化，在多任务基准上相比直接RTL设计取得平均2.6倍的几何平均加速
目前大多数LLM芯片设计智能体方案直接工作在寄存器传输级（RTL）这一底层抽象上
论文核心贡献AHRR（Agent-based HLS with RTL Refinement）将基于智能体的HLS设计与HLS后RTL细化结合，形成先在高层抽象构建设计再回到RTL层回收底层优化空间的工作流
HLS后RTL细化的价值在于能重新挖掘只有在底层才能实现的优化机会
Verilog和VHDL是最常用的RTL描述语言
一个现代SoC的RTL代码量可达数百万行
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综合（Synthesis）是将RTL代码自动转化为由标准单元库组成的门级网表，由EDA工具完成
50%UnverifiedRTL（寄存器传输级）是芯片逻辑设计的核心抽象层次，工程师用HDL描述数据在寄存器之间如何流动变换，不涉及具体晶体管实现
50%UnverifiedRTL代码几乎不会以开源形式公开发布，GitHub上可检索到的高质量RTL语料库极为有限
50%Unverified研究团队设计并对比了四种工作流：直接RTL设计、基于智能体的HLS设计、编译后HLS细化、HLS后RTL细化
50%Unverified研究团队通过引入高层综合（HLS）作为智能体工作层配合RTL级别细化，在多任务基准上相比直接RTL设计取得平均2.6倍的几何平均加速
50%Unverified目前大多数LLM芯片设计智能体方案直接工作在寄存器传输级（RTL）这一底层抽象上
50%Unverified论文核心贡献AHRR（Agent-based HLS with RTL Refinement）将基于智能体的HLS设计与HLS后RTL细化结合，形成先在高层抽象构建设计再回到RTL层回收底层优化空间的工作流
50%UnverifiedHLS后RTL细化的价值在于能重新挖掘只有在底层才能实现的优化机会
50%UnverifiedVerilog和VHDL是最常用的RTL描述语言
50%Unverified一个现代SoC的RTL代码量可达数百万行
50%UnverifiedRTL（寄存器传输级）是芯片设计抽象层次中位于算法描述与门级电路之间的关键一层
50%UnverifiedRTL代码通常用Verilog或VHDL等硬件描述语言编写
50%UnverifiedRTL的容错率远低于软件，流片后的芯片逻辑错误意味着数百万美元的损失，这是AI生成RTL必须经过严格形式化验证的原因
50%Unverified一套AI系统在仅两名人类架构师编写硬件规格说明书的前提下，自动生成了性能模型、RTL代码、UVM验证环境、形式化证明、固件和内核，全程在两周内完成，规格层以下无人工干预
50%Unverified此前自动生成RTL代码的学术工作通常局限于小型模块或特定电路结构，且生成结果往往需要人工修正才能通过综合与验证
50%UnverifiedRTL是芯片设计中介于系统架构与物理版图之间的关键抽象层，用硬件描述语言描述数据在寄存器之间的流动逻辑
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